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Switch Default Settings
SW6 Configuration: QE
SW6.1-SW6.5: QUICC Engine PLL Configuration
? QUICC Engine Clock: defined by a multiplier & divisor applied to the SYSCLK input signal:
ON ’0’
QUICC Engine clock = SYSCLK *cfg_qe_pll[0:4]
1
2
QE_PLL0
QE_PLL1
3
4
5
6
7
8
QE_PLL2
QE_PLL3
QE_PLL4
SDHC
LVDD_SEL0
LVDD_SEL1
Value (Binary)*
0_0000
0_0010
0_0011
0_0100
0_0101
0_0110
0_0111
0_1000
0_1001
0_1010
Multiplier
16
2
3
4
5
6
7
(Default) 8
9
10
*All other combinations are reserved.
SW6.6: SDHC Card Detect Polarity Select
? ‘0’: SDHC card-detect polarity is inverted.
? ’1’: (Default) SDHC card-detect polarity isn’t inverted.
SW6.7: QE UCC1 and UCC3 Voltage Select
? ‘0’: QUICC Engine UCC1&3 GB Ethernet interface operates at 3.3V.
? ’1’: (Default) QUICC Engine UCC1&3 GB Ethernet interface operates at 2.5V.
SW6.8: QE UCC2 and UCC4 Voltage Select
? ‘0’: QUICC Engine UCC2&4 GB Ethernet interface operates at 3.3V.
? ’1’: (Default) QUICC Engine UCC2&4 GB Ethernet interface operates at 2.5V.
MPC8569E-MDS-PB Hardware Getting Started, Rev. 3.1
10
Freescale Semiconductor
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